周一，美國半導體設備供應商應用材料公司（Applied Materials）推出一項構建晶體管和其他金屬導線連接的新工藝技術，能夠用于提升晶體管連接區(qū)域的導電性，進而突破芯片的運算速度瓶頸。

利用應用材料公司的新技術，晶體管及其連接區(qū)域的制造節(jié)點可以推進到5nm、3nm及以下，芯片的功效、性能、面積/成本（PPAC）能夠同步提高。

一、傳統(tǒng)晶體管連接方式阻礙晶體管尺寸縮小

計算機芯片由晶體管組成。晶體管可以被視為一種“開關”，能幫助計算機芯片實現(xiàn)1和0的數(shù)字邏輯。但是，只有在與導電金屬連接時，這些晶體管才能發(fā)送和接收信號。

通常來說，晶體管與導電金屬的觸點是由一個多層工藝形成的。芯片制造商首先在觸點通道內襯一層氮化鈦制成的黏著層和阻擋層；然后，在觸點通道內沉積一層成核層；最后，用導電金屬鎢填充剩余的空間。

在這幾種材料中，鎢的電阻較小，能讓電子快速通過，相較于其他材料，更有助于加速芯片運算。

在7nm制造節(jié)點，晶體管與導電金屬的接觸通孔直徑只有約20nm，liner-barrier和成核層占據(jù)了其中75%的空間，鎢金屬只能占據(jù)剩余25%的空間。細鎢絲的接觸電阻很高，這阻礙了面積/成本的提升和進一步實現(xiàn)2D微縮。

應用材料公司半導體產(chǎn)品部門副總裁Kevin Moraes稱：“過去幾十年間，業(yè)界依靠2D微縮來提升（芯片的）功效和面積/成本。但是今天，（芯片的）幾何結構變得如此之小，以至于我們正在逼近傳統(tǒng)材料和材料工程技術的極限?！?/p>

半導體行業(yè)市場研究公司VLSI Research董事長兼首席執(zhí)行官Dan Hutcheson表達了相似的看法，他認為隨著EUV到來，我們需要解決一些關鍵的材料工程挑戰(zhàn)來延續(xù)2D微縮的發(fā)展，“在我們行業(yè)，liner-barrier等同于醫(yī)學中的動脈斑塊，使芯片失去了達到最佳性能所需的電子流。應用材料公司的選擇性鎢沉積是我們一直在等待的突破。”

二、應用材料新技術：選擇性沉積低電阻的鎢金屬

Dan Hutcheson所提到的選擇性鎢沉積，即是應用材料公司最新研發(fā)的選擇性鎢化學氣相沉積（ENDURA VOLTA SELECTIVE W CVD）系統(tǒng)，可以克服傳統(tǒng)晶體管連接方式的局限性。

利用這個系統(tǒng)，芯片制造商可以在晶體管連接區(qū)域中選擇性地只沉積電阻率較低的鎢金屬，不再需要liner-barrier和成核層，進而有助于提升計算機芯片的連接速度。

據(jù)了解，應用材料公司提出的選擇性鎢沉積系統(tǒng)是一個集成材料解決方案，在一個清潔、高真空的環(huán)境中結合多種工藝進行。晶圓采用原子級表面處理和獨特的沉積工藝，使鎢原子選擇性地沉積在通孔中、形成完美的自下而上填充、沒有分層、接縫和間隙。

應用材料公司稱，作為其創(chuàng)新性選擇性工藝技術產(chǎn)品組合的最新成員，全新Endura系統(tǒng)已成為多家全球領先客戶的選擇，目前，應用材料公司暫未透露這些客戶的身份。