高級(jí)節(jié)點(diǎn)的互連和通孔光刻的進(jìn)一步縮放受到提供支持圖案后關(guān)鍵尺寸變化和掩模重疊公差的工藝窗口的要求的挑戰(zhàn)。在最近于舊金山舉行的國際電子器件會(huì)議 (IEDM) 上，臺(tái)積電展示了其工藝開發(fā)活動(dòng)的研究更新，以實(shí)現(xiàn)即將到來的節(jié)點(diǎn)的“自對(duì)準(zhǔn)通孔”(self-aligned via：SAV)，互連+通孔流程可提高可制造性.本文總結(jié)了他們演講的亮點(diǎn)。

　　介紹

　　過孔的可制造性需要解決多種光刻、電氣和可靠性措施：

　　對(duì)疊加變化的容忍度（又名“邊緣放置錯(cuò)誤”，或 EPE）

　　通孔電阻的一致性

　　通孔到相鄰金屬介電特性的穩(wěn)健性

　　漏電流

　　擊穿前的最大外加電壓 (Vbd)

　　介電可靠性，測量為隨時(shí)間變化的介電擊穿 (TDDB：time-dependent dielectric breakdown）

　　而且當(dāng)然，

　　異常收益

　?。ㄕ?qǐng)注意，這些問題對(duì)于較低層金屬和通孔的縮放最為嚴(yán)重，在本文的圖中用“Mx”表示。）

　　通孔和相鄰金屬線之間的重疊定位會(huì)影響介電擊穿——包括Vbd 和 TDDB。下圖說明了具有代表性的 EPE 的傳統(tǒng)通孔的覆蓋與介電擊穿問題。

　　“自對(duì)準(zhǔn)”通孔（與相鄰金屬線具有獨(dú)特的電介質(zhì)）將提供更大的工藝范圍來解決上面列出的挑戰(zhàn)。

　　臺(tái)積電 SAV 制程

　　TSMC SAV 工藝流程有兩個(gè)關(guān)鍵步驟——在金屬線上沉積“阻擋層”和選擇性沉積電介質(zhì)上電介質(zhì)。

　　自組裝單層（SAM）沉積在金屬上

　　獨(dú)特的工藝化學(xué)步驟在暴露的金屬表面上沉積單層阻隔材料。該過程基于懸浮在溶液中的有機(jī)化學(xué)鏈對(duì)金屬的親和力。分子鏈吸附在金屬表面，并自組裝成一個(gè)有組織的域。隨著時(shí)間的推移，分子會(huì)吸附，它們會(huì)成核成組并生長，直到金屬表面被單層覆蓋。（由于范德華力，中性有機(jī)固體之間的弱凈吸引力，單層緊密堆積。）

　　該 SAM 單層將用作阻擋材料。它的成分需要承受下一步的熱暴露 - 在氧化物上的選擇性介電沉積。

　　選擇性介電對(duì)介電 (DoD) 沉積

　　先進(jìn)的節(jié)點(diǎn)已經(jīng)利用了幾代的原子層沉積 (ALD) 步驟。將氣相“前體”引入處理室。由于化學(xué)吸附，獨(dú)特的前體單層沉積在晶片表面。前體粘附在表面上，但不粘附在自身上——沒有連續(xù)的前體層沉積。然后清除腔室中多余的前體，隨后引入共試劑?；瘜W(xué)反應(yīng)導(dǎo)致所需反應(yīng)產(chǎn)物的最終單層保留在表面上，而多余的共試劑和反應(yīng)副產(chǎn)物則被泵出。可以重復(fù)該循環(huán)以沉積多個(gè)“原子”層。ALD 已被廣泛用于金屬和薄氧化物介電材料的沉積。

　　一個(gè)活躍的研究領(lǐng)域是提供選擇性的原子層沉積，其中前體只附著在特定的材料表面。目標(biāo)是抑制特定區(qū)域的前體吸附 - 在這種情況下，是金屬上的 SAM 分子。

　　臺(tái)積電探索了一種選擇性沉積化學(xué)工藝，用于電介質(zhì)上電介質(zhì)層的構(gòu)建。下圖中的圖像描繪了在現(xiàn)有表面氧化物上方提升介電層的工藝流程。

　　SAM 阻擋層阻止了在暴露的電介質(zhì)上的選擇性沉積。如前所述，阻擋層必須經(jīng)受住電介質(zhì)上電介質(zhì)選擇性沉積的高溫。TSMC 表示，更高的 DoD 工藝溫度提高了電介質(zhì)基座對(duì)周圍用于通孔的低 K 層間電介質(zhì)的蝕刻選擇性，接下來將討論。

　　上圖中標(biāo)記為“DoD”的圖像說明了在電介質(zhì)上電介質(zhì)沉積之后以及在添加低 K 電介質(zhì)之前去除硅片上的 SAM 阻擋材料之后的硅片。

　　右圖顯示了在低 K 電介質(zhì)沉積/蝕刻和通孔圖案化之后的最終通孔連接。由于與低 K 材料相比蝕刻速率較低，因此添加了 DoD 材料服務(wù)器作為合適的“蝕刻停止”。該圖像說明了存在顯著覆蓋偏移的通孔到相鄰金屬電介質(zhì)。

　　下圖說明了增加的電介質(zhì)上電介質(zhì)層如何提高通孔魯棒性。“對(duì)照”透射電子顯微鏡圖像（沒有 DoD）顯示原始電介質(zhì)的過孔蝕刻過多，與相鄰的 Mx 線幾乎沒有隔離 - 不是特別容忍重疊錯(cuò)誤。DoD TEM 圖像顯示隔離度大大提高。

　　SAV 過程的實(shí)驗(yàn)電氣和可靠性數(shù)據(jù)

　　下面的各種圖顯示了來自臺(tái)積電 SAV 工藝開發(fā)團(tuán)隊(duì)的實(shí)驗(yàn)數(shù)據(jù)?？刂茢?shù)據(jù)反映了沒有選擇性 DoD 層沉積的通孔圖案化工藝的標(biāo)準(zhǔn)。

　　通過電阻

　　單通孔和通孔鏈（良率評(píng)估）電阻值均顯示控制和 DoD 工藝之間沒有差異。

　　過孔到相鄰的 Mx 可靠性（漏電流、Vbd、TDDB）

　　為了評(píng)估工藝窗口，TSMC 團(tuán)隊(duì)通過有意的過孔到 Mx 覆蓋偏移評(píng)估了漏電流和 Vbd。請(qǐng)注意，控制過程不支持 4nm 重疊公差。

　　為確保額外的 DoD 工藝步驟不會(huì)對(duì)現(xiàn)有 Mx 金屬的特性產(chǎn)生不利影響，臺(tái)積電共享了有和沒有 DoD 工藝的金屬線的評(píng)估數(shù)據(jù)。下圖顯示對(duì)金屬線電阻或 TDDB/電遷移可靠性沒有影響。

　　總結(jié)

　　3nm 節(jié)點(diǎn)以下的持續(xù)互連縮放將需要獨(dú)特的工藝開發(fā)研究，以在存在（高達(dá) 4nm）重疊錯(cuò)誤的情況下保持電氣和可靠性規(guī)范。對(duì)低 K 層間電介質(zhì)的需求是給定的——然而，這些材料中的通孔蝕刻并不是特別耐受 EPE。

　　臺(tái)積電已經(jīng)展示了一種潛在的“自對(duì)準(zhǔn)通孔”工藝流程，其中包含額外的 DoD 材料。DoD 的蝕刻速率差異導(dǎo)致了更強(qiáng)大的通孔到相鄰金屬的可靠性。該工藝流程采用兩個(gè)獨(dú)特的步驟——金屬表面阻擋材料的 SAM 和電介質(zhì)上電介質(zhì)的選擇性 ALD。

　　希望選擇性 ALD 流程將很快從研發(fā)過渡到生產(chǎn)制造——這種化學(xué)物質(zhì)對(duì)先進(jìn)節(jié)點(diǎn)縮放的潛在影響是巨大的。