Chiplet“小芯片”在2019年小火過一把，當(dāng)時Chiplet在AI芯片領(lǐng)域可謂熱詞，但在更早之前這個概念就已經(jīng)出現(xiàn)了。Chiplet是硅片級別的重用，是一類滿足特定功能的die，通過搭積木造芯片的模式，利用die-to-die內(nèi)部互聯(lián)技術(shù)將多個模塊芯片與底層基礎(chǔ)芯片封裝在一起，構(gòu)成多功能的異構(gòu)System in Packages（SiPs）芯片的模式，建立一個Chiplet的芯片網(wǎng)絡(luò)。

這也被認為是能延續(xù)摩爾定律“已死”的重要方案。

2019年AMD提出打破摩爾定律的限制，革命性的the Infinity Fabric（兩個4核CPU互聯(lián)的專門的通道）掀起了小芯片風(fēng)潮。那時候?qū)τ谶@項技術(shù)的限制大部分都會提到互聯(lián)標(biāo)準(zhǔn)和封裝技術(shù)。

在3月2日，ASE、AMD、ARM、Google云、Intel、Meta(Facebook)、微軟、高通、三星、臺積電十大行業(yè)巨頭聯(lián)合宣布，成立行業(yè)聯(lián)盟，共同打造小芯片互連標(biāo)準(zhǔn)、推進開放生態(tài)，并制定了標(biāo)準(zhǔn)規(guī)范“UCIe”。

UCIe標(biāo)準(zhǔn)的全稱為“Universal Chiplet Interconnect Express”(通用小芯片互連通道)，在芯片封裝層面確立互聯(lián)互通的統(tǒng)一標(biāo)準(zhǔn)，可在?芯?之間提供?帶寬、低延遲、節(jié)能且具有成本效益的封裝連接。

UCIe 1.0標(biāo)準(zhǔn)定義了芯片間I/O物理層、芯片間協(xié)議、軟件堆棧等，并利用了PCIe、CXL兩種成熟的高速互連標(biāo)準(zhǔn)。這個標(biāo)準(zhǔn)最初是由Intel提出并制定，后開放給業(yè)界，共同制定而成。

它解決了對計算、內(nèi)存、存儲和跨越云、邊緣、企業(yè)、5G、汽?、?性能計算和?持領(lǐng)域的整個計算連續(xù)體的連接。UCIe 提供了封裝來自不同來源的芯?的能力，包括不同的晶圓廠，不同的設(shè)計和不同的封裝技術(shù)。這一波直接沖擊的是芯片半導(dǎo)體行業(yè)，但其覆蓋的垂直領(lǐng)域市場也是不可計量的。

為何是Chiplet封裝集成？

我們先來區(qū)分一下SOC、SIP和Chiplet。

SOC（system on chip）片上系統(tǒng)。它是信息系統(tǒng)核心的芯片集成，是將系統(tǒng)關(guān)鍵部件集成在一塊芯片上，像一個微小型系統(tǒng)。在PC時代我們可以說一個電腦的核心是CPU，而在智能終端時代，手機的核心就是SOC。它依然是遵循摩爾定律發(fā)展方向的。

SOC模擬示意圖，圖源網(wǎng)絡(luò)

SIP(System-in Package)系統(tǒng)級封裝。SIP封裝并無一定型態(tài)，利用單純的打線結(jié)合或覆晶接合，將處理器、存儲器、FPGA等功能芯片以2D或者3D封裝結(jié)構(gòu)集成在一個封裝內(nèi)，可做定制化生產(chǎn)。SIP超越了摩爾定律的發(fā)展方向，在SIP中集成度較高的是藍牙和802.11(b/g/a)，多用于涵蓋通信技術(shù)的解決方案，同時UWB是SIP的另一個理想應(yīng)用。

Chiplet即芯粒，也稱小芯片。它其實就是多個芯粒通過先進的封裝技術(shù)形成的SIP，將不同工藝節(jié)點和不同材質(zhì)的芯片通過先進的集成技術(shù)（如3D集成技術(shù)）封裝集成在一起，形成一個系統(tǒng)芯片，實現(xiàn)了一種新形式的IP復(fù)用。它擺脫了摩爾定律的發(fā)展方向。

UCIe ?持在封裝上交付平臺的開放式 Chiplet ?態(tài)系統(tǒng)

發(fā)展了50多年的摩爾定律已然快到極限，現(xiàn)在行業(yè)的需求對于傳統(tǒng)單一工藝、單一芯片的做法來說，難度和成本都越來越高，亟需變革。?芯?的封裝集成能夠以快速且經(jīng)濟?效的?式提供定制解決?案，例如，不同的?途可能需要不同的加速能力，但具有相同的內(nèi)核、內(nèi)存和 I/O?，F(xiàn)在，它還允許根據(jù)功能進行最佳工藝節(jié)點選擇的芯?共同封裝，通過UCIe實現(xiàn)小芯片之間的封裝互連，可以大大降低制造成本。

數(shù)據(jù)顯示，10nm芯片的設(shè)計成本為1.744億美元，7nm芯片飆升到2.978億美元，5nm芯片更是高達5.422億美元，即便是行業(yè)巨頭也越來越吃力。而新的UCIe標(biāo)準(zhǔn)規(guī)范，讓不同廠商的小芯片互通成為可能，x86、ARM、RISC-V集成在一起也有了實現(xiàn)之地。

UCIe 1.0 定義了兩種類型的封裝：物理層和通信協(xié)議。?先是封裝級集成，連接在板級的組件，如內(nèi)存、加速器、網(wǎng)絡(luò)設(shè)備、調(diào)制解調(diào)器等，可以在封裝級集成，適?于從?持到?端服務(wù)器，通過不同的封裝選項連接來?多個來源的芯?。其次是使?不同類型的介質(zhì)（例如光纜、電纜、毫?波）提供封裝外連接重定時器，?于在機架甚? pod 級別傳輸?shù)讓訁f(xié)議），以實現(xiàn)資源池、資源共享，在邊緣和數(shù)據(jù)中?提供更好的能效和成本效益性能。

為什么物聯(lián)網(wǎng)時代需要Chiplet

物聯(lián)網(wǎng)最大的困境是碎片嚴(yán)重，包括技術(shù)碎片化，應(yīng)用碎片化。

不同的應(yīng)用場景需要不同的物聯(lián)網(wǎng)技術(shù)能力，比如通信技術(shù)常見的有4G、5G、NB-IoT、Cat.1、LoRa、wifi、藍牙、zigbee以及其他私有協(xié)議等等。

在某些場景中需要用到4G+藍牙，某些場景需要用Cat.1+wifi或者Cat.1+wifi+藍牙等各類差異化的需求。

當(dāng)然，除了通信芯片，在IoT設(shè)備還有更多常用的IC器件，比如不同類型的MCU、電容、電感、內(nèi)存、PA、還有數(shù)億千計的傳感器類別等等。

碎片化的IoT市場，注定不是一個通用IC就能用的，因為一個性能強大的IC當(dāng)然也能覆蓋很多應(yīng)用場景，就好比用5G SoC去用于智能水表，當(dāng)然也能用，但這屬于“殺雞用牛刀”，不僅浪費了5G的多數(shù)能力，也很貴，不是一種市場化的行為。

市場上對于技術(shù)方案的選擇最終都會落實到性價比，而極度碎片化的IoT應(yīng)用市場上需要根據(jù)需求才能定制出相應(yīng)的最具性價比方案。

通用的方案行不通，而Chiplet提供的思路就是將不同功能的小芯片集成到一起，讓芯片的能力可以像堆積木一樣，堆積出自己想要的功能，這成了行業(yè)的必然之選。

廣闊未來

隨著垂直領(lǐng)域智能化需求的持續(xù)增加，圖形處理、安全引擎、人工智能（AI）整合、低功耗物聯(lián)網(wǎng)控制器等各種異構(gòu)應(yīng)用處理器需求的提升，市場研究機構(gòu)Omdia曾預(yù)估2035年全球Chiplet可服務(wù)市場規(guī)模將一步提高至570億美元。UCle標(biāo)準(zhǔn)的開放將會大大提高這個數(shù)值，在通信、工業(yè)等領(lǐng)域發(fā)揮更大的價值。

首先是架構(gòu)設(shè)計的靈活性，硅片的互聯(lián)讓帶寬，延時和功耗都會有巨大的改善。其次是商業(yè)模式的多樣性，由于多模塊的集合，拓寬了供應(yīng)鏈和垂直領(lǐng)域的選擇，可以挖掘到更多的潛在市場。

但Chiplet依然存在不少挑戰(zhàn)，基于目前的國際形勢和國內(nèi)產(chǎn)業(yè)的實際發(fā)展水平，國內(nèi)要面臨的困難和國際頭部IC設(shè)計公司并不相同。國內(nèi)廠商也已經(jīng)在推進Chiplet技術(shù)，像華為海思、中興等已實現(xiàn)了一定的量產(chǎn)，但代工還是由臺積電這些企業(yè)來完成。國內(nèi)廠商要走“自研”路線，仍需打磨很長時間。

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參考資料：

快科技：AMD、ARM、Intel、高通、三星、臺積電等十巨頭在一起！打造小芯片互通規(guī)范

IC的帆哥：IP,SoC,SiP和Chiplet的區(qū)別

半導(dǎo)體行業(yè)觀察：“延續(xù)”摩爾定律的Chiplet，應(yīng)該走怎樣的發(fā)展路線？